SystemVerilogの話
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September 07, 25
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ちょっとだけデジタルっぽくない α世界線のSystemVerilogの話 をして参加者を怖がらせましょう！ RTLを語る会 (18) @ds54e
自己紹介 • ASIC, ASSPてきな • アナデジ混載系 • 検証エンジニア （リスペクト元: AUDIYさん） 何か小さくて発振する 集積回路みたいなやつ にゃーんと言いながら SystemVerilogで戦ってます
はじめよう （リスペクト元: 弱塚さん） 最初これ ① ０と１を出すだけの回路を 検証してお金をもらおう！ ② デジタル設計以外で SystemVerilogが使われるってマ？ ③ SVモデルを体験してみよう！ ～Altair® DSimを添えて～
今日のお題目 社会はCPUに支えられている（出典: VLSI.JP） は安定したCLKに支えられている • アナログ設計 • デジタル設計 • その他（検証含む）
簡単！今すぐ高収入！ １と０を出す回路 を眺めるだけで諭吉 がもらえる！！！ • アナログ設計 • デジタル設計 【VOICEROID解説】1分でわかるBBPLL【ゆっくり解説】 • その他（検証含む）
検証たのしい検証たのしい検証たのしい検 たのしい検証たのしい検証たのしい検証た
第２章 ① ０と１を出すだけの回路を 検証してお金をもらおう！ ② デジタル設計以外で SystemVerilogが使われるってマ？ ③ SVモデルを体験してみよう！ ～Altair® DSimを添えて～
検証のおしごと：想像していたもの この仕事まじちょろｗｗ勝った はｗｗｗｗうぇｗｗｗうぇｗｗ https://x.com/nyanzaisensei/status/1915365332937769188
目の前に置かれたもの 謎原理で震える シリコン 黒魔術式 神補正 え……ェ…（ドン引き なんかつよそうな デジタル制御 まじアナログ ほんまアナログ ちょべ REG 超超超超アナログ
ハッピーラッキーチャッピー ？？「検証して」 ？？「バグなしで来月リリースできる検証計画出して」
アナデジ混載回路の検証 ほんとは全部 SPICEでやりたいんだお でも回路規模が大きすぎてシミュレーション が納期までに終わらないお… だからアナログ全部 Verilogモデルにして 検証を（ｒｙ
検証たのしい検証たのしい検証たすけて検 たのしい検証たのしい検証やめたい検証た
第３章 ① ０と１を出すだけの回路を 検証してお金をもらおう！ ② デジタル設計以外で SystemVerilogが使われるってマ？ ③ SVモデルを体験してみよう！ ～Altair® DSimを添えて～
（リスペクト元: kanatasoさん） こんにちは！あなたは水晶発振器のモデ ルを自作したことがありますか？（中略） SystemVerilogを使うと、例えば単純 な発振器モデルは次のように記述できます。 always #(1ns) clock = ~clock;
もうちょっと真面目に書くと、 回路的にはこんな感じになります。 この回路の動きは、なんかそれっぽい 非線形連立微分方程式で表せたりした りしなかったりします（てきとう
その連立非線形微分方程式を 数値的に（雑に）解くモデル をSystemVerilogで書きます。
Verilogシミュレータ (DSimとか)で動かすと、 何かそれっぽい波形が 得られます。
CC0で置いておきますた。 煮るなり焼くなりご自由に https://github.com/ds54e/ talkrtl_18_xtal_osc SVA、UVM / UVM-MS あたりを使って検証環境を整えたら、 もっと格好よくなったりならなかったりするかも。
今回のまとめ • デジタル回路設計以外にも、SystemVerilogを使っている とっても楽しい世界があるらしい！！！！！！！！ • そこに住んでいる人たちは、毎日みんな幸せそうだ。 Welcome to ようこそジャパリパーク！ 今日もドッタンバッタンお☆お★さ☆わ★ぎ（意味深）
追加スライド（発表しない内容）
最近ためしてること IN 基礎知識、公開情報、 抽象化された経験 架空のLSI設計プロジェクト • • お人間さん チップトップ仕様 検証計画 （ChatGPT + Gemini） OUT 脳内シミュレーション • • 課題抽出、整理 改善案 （ChatGPT + Gemini） 新しい知見、発想 （※ ただし、歩留まり１％くらい）
最近ためしてること メリット：全部寝ながらスマホでできる 思考実験 • 混沌 • 不満 • 疲労 現実世界 軽減（したい） 具現化、活用 欠点：やりすぎるとノイローゼになる（永遠に気が休まらない）
今後ためしたいこと 現実世界のすべてのしがらみを無視 （趣味全開の単なる技術的なお遊び、おままごと） • Dsim + RNM + UVM/UVM-MS (SystemVerilog) • ngspice + OpenVAF (Verilog-A) 仮想ICなので、現実世界の泥臭い物理設計周りは 全部無視（理想動作＋適度な非理想特性の導入） セルフ仮想IC設計、検証 Analog • Power on reset, Regulator • XTAL oscillator • Charge pump PLL • LVDS driver Digital • Startup + Control logic • I2C interface + Registers なるべくSPICEを使 わずに気合と根性で だましだまし何とか する。
今後ためしたいこと どうやって音声作品に落とし込むか？（錯乱） 話の内容が一切分からなくても、音声作品として一般の人が 楽しめるような内容に仕上げたい。ただし、解説要素を捨て ず、技術同人であることの意義は維持したい。 技術同人＋ASMR（YouTube） セルフ仮想IC設計、検証