SystemVerilogの話

ちょっとだけデジタルっぽくない α世界線のSystemVerilogの話 をして参加者を怖がらせましょう！ RTLを語る会 (18) @ds54e

自己紹介 • ASIC, ASSPてきな • アナデジ混載系 • 検証エンジニア （リスペクト元: AUDIYさん） なんかちっこいアレ a.k.a. 集積回路 にゃーんと言いながら SystemVerilogで戦ってます

はじめよう （リスペクト元: 弱塚さん） 最初これ ① ０と１を出すだけの回路を 検証してお金をもらおう！ ② デジタル設計以外で SystemVerilogが使われるってマ？ ③ SVモデルを体験してみよう！ ～Altair® DSimを添えて～

今日のお題目 社会はCPUに支えられている（出典: VLSI.JP） は安定したCLKに支えられている • アナログ設計 • デジタル設計 • その他（検証含む）

簡単！今すぐ高収入！ １と０を出す回路 を眺めるだけで諭吉 がもらえる！！！ • アナログ設計 • デジタル設計 【VOICEROID解説】1分でわかるBBPLL【ゆっくり解説】 • その他（検証含む）

検証たのしい検証たのしい検証たのしい検 たのしい検証たのしい検証たのしい検証た

第２章 ① ０と１を出すだけの回路を 検証してお金をもらおう！ ② デジタル設計以外で SystemVerilogが使われるってマ？ ③ SVモデルを体験してみよう！ ～Altair® DSimを添えて～

想像していたもの この仕事まじちょろｗｗ勝った はｗｗｗｗうぇｗｗｗうぇｗｗ https://x.com/nyanzaisensei/status/1915365332937769188

• https://x.com/nyanzaisensei/status/1915365332937769188

目の前に置かれたもの 謎原理で震える シリコン 黒魔術式 神補正 え……ェ…（ドン引き なんかつよそうな デジタル制御 まじアナログ ほんまアナログ ちょべ REG 超超超超アナログ

ハッピーラッキーチャッピー ？？「検証して」 ？？「バグなしで来月リリースできる検証計画出して」

アナデジ混載回路の検証 ほんとは全部 SPICEでやりたいんだお でも回路規模が大きすぎてシミュレーション が納期までに終わらないお… だからアナログ全部 Verilogモデルにして 検証を（ｒｙ

検証たのしい検証たのしい検証たすけて検 たのしい検証たのしい検証やめたい検証た

第３章 ① ０と１を出すだけの回路を 検証してお金をもらおう！ ② デジタル設計以外で SystemVerilogが使われるってマ？ ③ SVモデルを体験してみよう！ ～Altair® DSimを添えて～

（リスペクト元: kanatasoさん） こんにちは！あなたは水晶発振器のモデ ルを自作したことがありますか？（中略） SystemVerilogを使うと、例えば単純 な発振器モデルは次のように記述できます。 always #(1ns) clock = ~clock;

もうちょっと真面目に書くと、 回路的にはこんな感じになります。 この回路の動きは、なんかそれっぽい 非線形連立微分方程式で表せたりした りしなかったりします（てきとう

その連立非線形微分方程式を 数値的に（雑に）解くモデル をSystemVerilogで書きます。

Verilogシミュレータ (DSimとか)で動かすと、 何かそれっぽい波形が 得られます。

CC0で置いておきますた。 煮るなり焼くなりご自由に https://github.com/ds54e/ talkrtl_18_xtal_osc SVA、UVM / UVM-MS あたりを使って検証環境を整えたら、 もっと格好よくなったりならなかったりするかも。

• https://github.com/ds54e/talkrtl_18_xtal_osc

今回のまとめ • デジタル回路設計以外にも、SystemVerilogを使っている とっても楽しい世界があるらしい！！！！！！！！ • そこに住んでいる人たちは、毎日みんな幸せそうだ。 Welcome to ようこそジャパリパーク！ 今日もドッタンバッタンお☆お★さ☆わ★ぎ（意味深）